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1在ISE14.7下用verilog写了一个简单的加法器add.v,前仿真正确,然后封装成了add.ngc(综合时去掉了buf),然后将生成的add.ngc文件拷到另一个工程2的文件夹里,同时建了一个只包含输入输出端口的同名add.v文件,在工程2里将add.v通过Add Source添加进工程,在程序中进行例化。工程2综合没问题,可在调用modelsim仿真的时候,输出全为高阻态,请问高手是什么原因?如何才能仿真?
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2Q3339377509,V,SDS_Tech LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN 10G Enthernet MAC 25G Enthernet MAC 50G Enthernet MAC 100g Enthernet MAC RS Encoder/Decoder display Port Video Test Pattern Generator RapidIO tri mode ethernet mac
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1请教ise10.1 怎么安装?